MT47H64M16HW-25EIT — Микросхема ОЗУ 64Мб DDR2 SDRAM

27 Март 2013

    Особенности:
  • • VDD = +1.8 ±0.1V, VDDQ = +1.8 ±0.1V;
  • • JEDEC - Стандартный 1,8 в (I/O SSTL_18-совместимый);
  • • Дифференциальная строб данных (DQS, DQS#);
  • • 4n-битный блок упреждающей выборки архитектуры;
  • • Дублировать выход строба (RDQS) вариант для x8;
  • • DLL для выравнивания DQ и DQS переходы с CK;
  • • 8 внутренних банков для параллельной работы;
  • • Программируемые CAS latency (CL);
  • • Опубликовано CAS добавлена латентность (AL);
  • • WRITE latency = READ latency - 1 tCK;
  • • Режим серийной съемки длины (BL): 4 или 8;
  • • Регулируемая длина выходных данных;
  • • 64ms, 8192-цикл обновления;
  • • On-die termination (ODT);
  • • Промышленные температура (IT) вариант;
  • • RoHS-совместимый;
  • • Поддерживает JEDEC часы.

Технические характеристики

Конфигурация: 64Мб x 16 (8Мб x 16 x 8 банков)
Корпус/размеры: FBGA-84 (8 x 12.5mm)
Время цикла: 2.5ns @ CL = 5 (DDR2-800)
Напряжение питания: 1.8V
Самостоятельное обновление: Стандарт
Применение: Индустрия
Температура эксплуатации: -40 C ≤ Tc ≤ 95 C; -40 C ≤ Тa ≤ 85 C
Перейти к заказу